formality形式验证的必要性

时间：10-02 整理：3721RD 点击：

最近在学IC设计流程，做了一个设计DC综合加约束并进行STA分析（DC自带的STA，不是PT），然后用VCS仿真生产的设计网表，看波形得知功能时序均正确，但是有用formality进行了一下一致性检验，结果网表和rtl代码却不一致（读入了dc生产的svf文件），有一些unmatched地方，不知道这是什么情况，难道是使用方法不对?对应IC设计一定要formality检查通过吗?
另外下一步是不是就可以布图布线了?

fm最主要的功能，是用来检查版本。

不懂，什么版本

formality 一般是用来对比两个代码的功能是否一致，两个代码可以是修改后对比修改前的或者是综合后网表和原始RTL 的功能对比。就你所说的情况你要仔细研究，出问题是多方面的。针对是否可以布局布线的问题，只要综合环境偶没有setup的违例就可以交由后端布局布线了

FM的最后一步，不是verify吗?应该只要verify succeed就OK吧。
不知道我说的是否正确。求指教。

按照我的理解，formality只要验证valid作用就算完成了，当然验证设计正确与否还要靠vcs的功能和时序仿真

unmatc有些是正常的，譬如ref中有而没有实际使用被综合器优化掉的，imp中找不到就unmatch了。这样的可以不管

我遇到的问题的原因是运行fm前dc没关，好像导致加载的svf文件有问题，很多rejected

形式验证

形式验证和STA原则上可以完全取代网表仿真

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