怎么改进时序约束

我现在在写的一个设计中，时序报告会显示其中一个子模块的时序不满足，具体不满足约束的路径是    source：模块内的寄存器
    path：--> adder --> mux --> fifo_rd_en -->
    destination：模块内的FIFO存储单元
这条路径应该是只存在于子模块内部的。
我对子模块单独进行布局布线，是可以满足时序约束的，即便是加一个更紧的时序也没关系。
这种情况下，我该怎么改进时序，有没有什么加约束的方法，可以让我先保证该子模块的时序?

如果逻辑很大，单独约束和整体约束出来的效果可能不一致，根据报告，具体是什么原因导致不满足了?是否是因为你组合逻辑过大?

   逻辑是挺大的，有十几个子模块，每个子模块单独综合、布局布线时，都是满足时序的，但是放在一起就不行了。而且模块间几乎全是寄存器输出。时序报告给出的关键路径其实也是子模块内部的路径（寄存器-->FIFO）。
   我现在想肯定是哪两个子模块间的连接延迟过长，导致本来满足约束的子模块内路径被拉长。有没有什么办法先保证子模块内时序进行布局布线，再把子模块连接起来，这样我就知道是哪两个模块间延迟过长了。

   能详细点吗?用什么工具?我现在用的是ISE14.2
   谢谢！