fpga PLL

用quartus软件中的创建PLL时，创建的时钟和输入时钟应该满足什么要求才可以创建成功?例如我工程中时这样的，输入是27M的，可以创建成27M的，99M的、148.5M的，能创建成27M可以理解，但是为什么能创建成99M和148.5M呢?以后创建PLL时该怎么创建呢?要满足什么样的要求呢?我没有找到这方面的资料，望大侠帮忙！

99M就是3分频再十倍频 148.5就是2分频再11倍频。输入要满足PLL的输入范围，上下限都有 具体看用的什么器件的什么PLL了，然后PLL就是分频倍频得到你要的频率了 还可以调相位。这些FPGA的开发工具里面都有，很简单的 照着说明一步步来就搞定了

   太谢谢你了，但是我还是有点不明白，如果是27M按理论可以配成40.5M的（2分频再3倍频），那为什么不行呢，后面有提示是：actual setting 39.6M,这又是为何呢?望您给我讲一下，小弟不怎么懂啊

是不是后面c1的时钟是建立在前面c0的时钟基础之上，c2的时钟是建立在前面c1的时钟基础之上的呢?

    大概是这意思，前后不能互斥！推荐你一篇文章
http://bbs.ednchina.com/BLOG_ARTICLE_3010277.HTM

   太感谢您了，以后有什么问题还请您多多指教

PLL有三个参数M，N和O，其中M和N决定VCO的频率，O是各个输出的分频，如果各个输出对M，N和O的要求无法达到，就不能生成，最好在使用之前用qmegawizq生成，不合理的参数会报错，在其图形界面上都有提示

   好的，谢谢你了、、、