BUFG的延时问题

时间：10-02 整理：3721RD 点击：

时钟信号A经过BUFG后给寄存器R1，R2，R3，R4使用，（R1，R2是内部寄存器，R3，R4是IOB里的寄存器）
时钟信号A经过BUFG出来后到R1，R2的延时都是1.2ns,到R3，R4的延时都是1.7ns,这样有可能出错，
请教有没有办法使到达所有寄存器的延时一样（减小到R3，R4的延时，或增大到R1,R2的延时），谢谢

加入时序约束条件（约束延时），或者布局约束条件（约束寄存器所处的bank）。

不明白你的应用场景，
你指的给REG用，是指驱动REG作为时钟使用吧?而不是作为REG的数据使用吧?
我们CARE IOB上PIN脚数据来的时间，还有时钟驱动的采样时间，要求PIN过来的数据有充余的建立保持时间，还有PIN数据间的对齐问题，主要是指IOB附近的ILOGIC 寄存器的输入侧的，对于输出已经是作为内部使用了，问题不大。
对于内部寄存器，保证建立保持时间就可。

手动布局布线即可

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