synplify 综合错误求助：Port on Chip drives PAD loads and non PAD loads

我做一个时钟倍频的小code，顶层文件为top.v，方法是例化一个PLL，输入时钟m_clk，但通过synplify综合时，compile通过，但map时报错“Port ‘m_clk’ on Chip 'top' drives 1 PAD loads and 52 non PAD loads”，试过的方法有：1.pll前加DCM，还是有此错误。2.m_clk输入后加一个IBUFG，还是有此错误。请问大家有没有遇到过此问题，求助啊！
pll_clko my_pll(
                    .CLKIN1_IN(m_clk),  
                    .RST_IN(rst),
                    .CLKOUT0_OUT(pll_clkout)
                 );

m_clk不能即送给DCM/PLL，又送给其他寄存器作为时钟输入。
方法2如果改为m_clk只送给IBUFG，逻辑内部其余需要用到m_clk的地方都改为使用IBUFG输出的时钟就不会报错了。

http://forum.eepw.com.cn/thread/172375/1
这个帖子好像有点用

又不够了