verilog 多线程 multi thread

verilog仿真的时候能实现多线程么，是需要在verilog代码里面控制还是使用多线程的仿真器。        现在实验室的服务器平台，cpu核很多，但是主频偏低，目前仿真只能用到一个核，实在是慢死了，要是能用上多线程就能解决速度慢的问题了。

需要多线程的仿真器的支持！

ISE好像不能设置多线程仿真吧?
求教。

呵呵，我不是说ISE平台，是用的cadence，后面问了cadence的工程师，说综合可以多线程，仿真不可以