DDR3 MIG3.5 参数的设置
时间：10-02
整理：3721RD
点击：
用 Xilinx V6 自带的 MIG 3.5 核（ ISE 12.2 ）来做DDR3的接口，但 phy_init_done 信号总是不能拉高，这是什么原因呢，纠结一个多月了！
请教各位大大
请教各位大大
第一个是你看看设置的参数和ddr3的接口是不是相同，另一个就是修改一下时钟相位与数据或控制总线的相位关系。一般会对相位延时，来保证能够训练成功。
当然，前提是你把各种信号都按照ug设置正确了。