求助！ 请问ISE如何保留module 端口信号名？

请教各位高人,用ISE编译FPGA怎样才能保证模块端口上的信号名不被综合掉啊? 小弟已经试过Keep Hierarchy这个选项了,某些输入的信号还是会被综合掉. 急求有经验的高手执教,最好可以给个例子,先谢过了！

   （*KEEP = "TRUE"*),貌似是这样写

（*KEEP = "TRUE"*)  wire cpu_cs;

问题已经解决了, 谢谢各位！

学习！