如何用verilog实现dsp的归一化命令——norm
时间:10-02
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RT!被归一化的数据为32位有符号数,归一化移动多少位是一个变量,0~20位!时序逻辑实现,每个周期才能完成1位的比较和移位,速度太慢。
要求必须能够被综合!
除了用for,还能怎么样来实现?
要求必须能够被综合!
除了用for,还能怎么样来实现?
always @(*) begin
case(bit_shift[3:0])
'd0:
'd1:
...
'd20:
default:
endcase
end
