请教各位用Formality做RTL和综合后网表的问题，跪求啊！

以下是我拍了几张log文件的照片。图1~5都是警告，基本都是报把这些模块识别为黑盒子，图6报出来的好像是SVF文件中的信息识别无效，“Status：rejected”。图7~9三张我是找了其中一个关键模块“VideoAdd_To”为例，在导入修改设计综合后网表，设置顶层后，就会报出这些警告，但是可以看出，Formaliy就把这样的关键逻辑模块设为黑盒子，而且有很多这样的情况，导致最后unmap的点有90多万，而实际的比较点才4万多。我另外也尝试过，将参考设计和修改设计都用综合后的网表，结果仍然会将那些关键模块自动变为黑盒子，这就是问题所在，麻烦各位大侠帮我看看，谢谢了！