微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 跨时钟域的约束问题,不能加TIG

跨时钟域的约束问题,不能加TIG

时间:10-02 整理:3721RD 点击:
一个快时钟域,一个慢时钟域,
快时钟域的data[*]在快时钟域经过若干周期逻辑处理后,为让慢时钟域能“异步准确”读出,另设计了同步握手信号,总之,慢时钟域读data[*]时,data[*]肯定setup,hold都稳定保持较长时间。
那么ise 如何对data[*]做约束呢, 如果直接 NET data[*] TIG, 则data[*]在快时钟域的逻辑也被忽略掉了。
用FROM xx_data[*] TO xxslow_data (慢时钟域寄存器)TIG约束无效

你要首先确定路径的起点和终点都在netlist中存在。

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top