请问在verilog中这两种写法的区别？
时间：10-02
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一是：
reg a;
wire b;
always @ (b)
a=b;
二是：
wire a,b;
assign a=b;
reg a;
wire b;
always @ (b)
a=b;
二是：
wire a,b;
assign a=b;
應該一樣啊.
逻辑功能上是一样的，但是前一个对应的电路应该是带触发条件的寄存器，后者则是线网
完全一样，综合出来的电路也一样！
完全一样 写法不同
always 里面的输出只能定义为reg型
组合电路 不会综合出寄存器.
赞同上楼，综合中没有区别
完全一样
应该一样的
应该一样的哦。
5楼正解，两者一样，a定义为reg类型是因为always块赋值语句的要求，不会综合出触发器的
两者一样
应该是一样的。
没有区别吧