xilinx “out”偏移约束

现在在做输出偏移约束感觉比较奇怪的问题就是在约束一组八位数据的输出时有几位的结果差异很大具体如下：

1. Paths for end point dout<2> (W20.PAD), 1 path
   
2. --------------------------------------------------------------------------------
   
3. Slack (slowest paths):  -3.279ns (requirement - (clock arrival + clock path + data path + uncertainty))
   
4.    Source:               dout_2 (FF)
   
5.    Destination:          dout<2> (PAD)
   
6.    Source Clock:         clk_out_OBUF_BUFG rising at 0.000ns
   
7.    Requirement:          5.000ns
   
8.    Data Path Delay:      3.731ns (Levels of Logic = 1)
   
9.    Clock Path Delay:     4.523ns (Levels of Logic = 2)
   
10.    Clock Uncertainty:    0.025ns
    
11.   
    
12.    Clock Uncertainty:          0.025ns  ((TSJ^2 + TIJ^2)^1/2 + DJ) / 2 + PE
    
13.      Total System Jitter (TSJ):  0.050ns
    
14.      Total Input Jitter (TIJ):   0.000ns
    
15.      Discrete Jitter (DJ):       0.000ns
    
16.      Phase Error (PE):           0.000ns
    
17.   
    
18.    Maximum Clock Path at Slow Process Corner: clk_in to dout_2
    
19.      Location             Delay type         Delay(ns)  Physical Resource
    
20.                                                         Logical Resource(s)
    
21.      -------------------------------------------------  -------------------
    
22.      W12.I                Tiopi                 1.037   clk_in
    
23.                                                         clk_in
    
24.                                                         IBUFG_u0
    
25.                                                         ProtoComp0.IMUX.14
    
26.      BUFGMUX_X2Y9.I0      net (fanout=2)        0.987   clk_out_OBUF
    
27.      BUFGMUX_X2Y9.O       Tgi0o                 0.209   clk_out_OBUF_BUFG
    
28.                                                         clk_out_OBUF_BUFG
    
29.      OLOGIC_X27Y31.CLK0   net (fanout=96)       2.290   clk_out_OBUF_BUFG
    
30.      -------------------------------------------------  ---------------------------
    
31.      Total                                      4.523ns (1.246ns logic, 3.277ns route)
    
32.                                                         (27.5% logic, 72.5% route)
    
33.   
    
34.    Maximum Data Path at Slow Process Corner: dout_2 to dout<2>
    
35.      Location             Delay type         Delay(ns)  Physical Resource
    
36.                                                         Logical Resource(s)
    
37.      -------------------------------------------------  -------------------
    
38.      OLOGIC_X27Y31.OQ     Tockq                 1.080   dout_2
    
39.                                                         dout_2
    
40.      W20.O                net (fanout=1)        0.309   dout_2
    
41.      W20.PAD              Tioop                 2.342   dout<2>
    
42.                                                         dout_2_OBUF
    
43.                                                         dout<2>
    
44.      -------------------------------------------------  ---------------------------
    
45.      Total                                      3.731ns (3.422ns logic, 0.309ns route)
    
46.                                                         (91.7% logic, 8.3% route)
    
47.   
    
48. --------------------------------------------------------------------------------
    
49.   
    
50. Fastest Paths: TIMEGRP "dout" OFFSET = OUT 5 ns AFTER COMP "clk_in" REFERENCE_PIN BEL
    
51.          "clk_out" TIMEGRP dout_r "RISING";
    
52. --------------------------------------------------------------------------------
    
53.   
    
54. Paths for end point dout<1> (U22.PAD), 1 path
    
55. --------------------------------------------------------------------------------
    
56. Delay (fastest paths):  3.003ns (clock arrival + clock path + data path - uncertainty)
    
57.    Source:               dout_1 (FF)
    
58.    Destination:          dout<1> (PAD)
    
59.    Source Clock:         clk_out_OBUF_BUFG rising at 0.000ns
    
60.    Data Path Delay:      1.564ns (Levels of Logic = 1)
    
61.    Clock Path Delay:     1.464ns (Levels of Logic = 2)
    
62.    Clock Uncertainty:    0.025ns
    
63.   
    
64.    Clock Uncertainty:          0.025ns  ((TSJ^2 + TIJ^2)^1/2 + DJ) / 2 + PE
    
65.      Total System Jitter (TSJ):  0.050ns
    
66.      Total Input Jitter (TIJ):   0.000ns
    
67.      Discrete Jitter (DJ):       0.000ns
    
68.      Phase Error (PE):           0.000ns
    
69.   
    
70.    Minimum Clock Path at Fast Process Corner: clk_in to dout_1
    
71.      Location             Delay type         Delay(ns)  Physical Resource
    
72.                                                         Logical Resource(s)
    
73.      -------------------------------------------------  -------------------
    
74.      W12.I                Tiopi                 0.321   clk_in
    
75.                                                         clk_in
    
76.                                                         IBUFG_u0
    
77.                                                         ProtoComp0.IMUX.14
    
78.      BUFGMUX_X2Y9.I0      net (fanout=2)        0.265   clk_out_OBUF
    
79.      BUFGMUX_X2Y9.O       Tgi0o                 0.059   clk_out_OBUF_BUFG
    
80.                                                         clk_out_OBUF_BUFG
    
81.      OLOGIC_X27Y40.CLK0   net (fanout=96)       0.819   clk_out_OBUF_BUFG
    
82.      -------------------------------------------------  ---------------------------
    
83.      Total                                      1.464ns (0.380ns logic, 1.084ns route)
    
84.                                                         (26.0% logic, 74.0% route)
    
85.   
    
86.    Minimum Data Path at Fast Process Corner: dout_1 to dout<1>
    
87.      Location             Delay type         Delay(ns)  Physical Resource
    
88.                                                         Logical Resource(s)
    
89.      -------------------------------------------------  -------------------
    
90.      OLOGIC_X27Y40.OQ     Tockq                 0.336   dout_1
    
91.                                                         dout_1
    
92.      U22.O                net (fanout=1)        0.190   dout_1
    
93.      U22.PAD              Tioop                 1.038   dout<1>
    
94.                                                         dout_1_OBUF
    
95.                                                         dout<1>
    
96.      -------------------------------------------------  ---------------------------
    
97.      Total                                      1.564ns (1.374ns logic, 0.190ns route)
    
98.                                                         (87.9% logic, 12.1% route)

复制代码

就不明白为什么dout【1】和dout【2】的结果差异这么大?如何可以让这一组数据约束出来结果差不多呢?

看你的报告，冒似clock path delay的差异比较大。
1）：在clock path使用BUFR或者BUFG

同意LS，另外，要是输出最后一级为FF，位置在OLOGIC的话，这段路径时延相对会较短且固定的，你可以用planAhead看一下。

我时钟用的是全局时钟，而且输出最后一级为FF，上面那报告是我看的时候没注意，其实一个是最大延迟一个给的是最延迟。但还是有点不明白的就是为什么一个信号的输出它的最大延迟和最小延迟差异会这么大呢?