system generator中FIFO模块的使用问题

能否使用system generator中的FIFO模块存储simulink本身自带的模块（不是xilinx模块）产生的信号，并使其能后生成HDL网表,然后在ISE中完成综合实现过程，并能够使用chipscope完成结果的观测。如果可以请问使用FIFO模块的方法，如果不行请问还有什么其他的方法来实现。