请教DC时钟约束问题

请问 我有两路时钟输入clk1和clk2（clk1和clk2频率可以相等），经过选择端en（en也是经过一些逻辑做出来的）选择1路出来作为sclk，然后以sclk作为时钟进行分频，产生的分频时钟控制后面的逻辑，如果在脚本里写时钟约束的话该怎么写呢?请教高手，谢谢！

这种电路平时是很难见到的，他的时序是很难分析的啊
2个clock domain还要分频啊 晕

分频后的时钟，是个generated clock
分频前的时钟，是master clock
由于master clock有两个来源，可以选择频率要求比较高的那个进行约束
pt中有set_case_analysis，不知道dc中是否有类似的，查查manual吧

ding
ding！ ding！

这问题我感觉提得挺好的，有没有高手来帮着写一下语句?

create_clock -name clk1 -period 100 [get_ports clk1]
create_clock -name clk2 -period 50 [get_ports clk2]
create_generated_clock -name gclk1 -source [get_ports clk1] -master_clock clk1 -add -div 2 [get_pins u_div_reg/Q]
create_generated_clock -name gclk2 -source [get_ports clk2] -master_clock clk2 -add -div 2 [get_pins u_div_reg/Q]
set_false_path -from [get_clocks {clk1 gclk1}] -to [get_clocks {clk2 gclk2}]
set_false_path -from [get_clocks {clk2 gclk2}] -to [get_clocks {clk1 gclk1}]
set timing_enable_multiple_clocks_per_reg true
仅供参考。