modelsim仿真时module不在test下面，如何解决？

各位达人，我用modelsim仿真时，module文件为divclk3.v，测试文件为tb_divclk3.v。
在project里面，正常显示如下图：

当我仿真的时候，却出现奇怪的事情，那就是tb_divclk3并不包含divclk模块，真是郁闷啊。如下图所示。

有人知道怎么解决这个问题么，若知道就高速我，让我好好努力学习啊。真是谢谢。
后面附上这两个文件的源程序。
divclk3.v文件如下：

1. `timescale 1ns/1ns
   
2. `define DLY 0
   
3. `define DLY1 0
   
4. `define DLY2 0
   
5. module divclk3(
   
6. clk_in,
   
7. rst_in,
   
8. clk_out
   
9. );
   
10. input clk_in;
    
11. input rst_in;
    
12. output clk_out;
    
13. reg clk_out;
    
14. 
    
15. reg clk_n;
    
16. reg clk_not;
    
17. reg d1;
    
18. reg d2;
    
19. reg clk_s;
    
20. 
    
21. always @(posedge clk_in or negedge rst_in)begin
    
22. if(~rst_in)
    
23. d1 <= #`DLY 1'b0;
    
24. else
    
25. d1 <= #`DLY clk_not;
    
26. end
    
27. 
    
28. always @(posedge clk_n or negedge rst_in)begin
    
29. if(~rst_in)
    
30. d2 <= #`DLY 1'b0;
    
31. else
    
32. d2 <= #`DLY d1;
    
33. end
    
34. 
    
35. always @(posedge clk_s or negedge rst_in)begin
    
36. if(~rst_in)
    
37. clk_out <= #`DLY 1'b0;
    
38. else
    
39. clk_out <= #`DLY d2;
    
40. end
    
41. 
    
42. always @(clk_out)
    
43. clk_not <= #`DLY1 ~clk_out;
    
44. 
    
45. always @(clk_in)
    
46. clk_n <= #`DLY1 ~clk_in;
    
47. 
    
48. always @(clk_out or clk_in or clk_n)begin
    
49. if(clk_out)
    
50. clk_s <= #`DLY2 clk_in;
    
51. else
    
52. clk_s <= #`DLY2 clk_n;
    
53. end
    
54. 
    
55. endmodule

复制代码

tb_divclk3.v文件如下：

1. `timescale 1ns/1ns
   
2. `define DLY 0
   
3. module tb_divclk3;
   
4. 
   
5. reg clk_in;
   
6. reg rst_in;
   
7. wire clk_out;
   
8. 
   
9. divclk3 u_divclk3(
   
10. .clk_in(clk_in),
    
11. .rst_in(rst_in),
    
12. .clk_out(clk_out)
    
13. );
    
14. 
    
15. always #100 clk_in <= ~clk_in;
    
16. 
    
17. initial begin
    
18. rst_in=1;
    
19. clk_in=1;
    
20. #200;
    
21. rst_in=0;
    
22. #200;
    
23. rst_in=1;
    
24. end
    
25. 
    
26. initial begin
    
27. $dumpfile("wave.dump");
    
28. $dumpvars(0,tb_divclk3);
    
29. #100000;
    
30. $stop;
    
31. end
    
32. 
    
33. endmodule

复制代码

你实现的是三分频吧，三分频没有这么实现的啊。你可以看看这篇文章http://blog.sina.com.cn/s/blog_6f3d37ff0100umaf.html
如果非要解决你modelsim没有模块的问题，可以在进行simulate的时候，去掉优化，就可以了。

    非常感谢你，你解决了困扰我多天的问题，让我学习再上台阶。
    你是资深的电子专家，我要好好向你学习。

嗯，原来去掉优化这么有用！以前只是知道一定要去掉，还不清楚为什么。