FPGA不要时钟可以工作不？或者说不外接时钟，可以内部通过延时取反电路生成时钟吗？

基本上是不可以的，只有组合逻辑电路不需要时钟。

简单的说，没有时钟，你内部所有的和时钟相关的逻辑都不能用，例如触发器，RAM，PLL，等。
如果你仅仅只用LUT的话，可以不用外部时钟。不过这种用法意义不大。个人认为。

没有时钟，就只能实现组合逻辑，而不能实现时序逻辑了

楼上说的对，没有时钟只能实现组合逻辑。

用门电路反向来构成时钟，然后通过DCM不行吗?
门级延时也是ns级的，多串几个，不就可以实现100M级的时钟信号了吗?

应该可以用奇数个inverter构成ring osc，但综合的时候可能被综合掉，需要加/* synthesis keep */等防止被优化，可以用lcell调整频率，最终的频率比较难控制，除非添加cell约束。
只是想法，没试过。

恩，谢谢johnli330

内部通过延时取反可以生成时钟，但时钟的频率无法控制，最关键的是这种延时不稳定，因此频率是不稳定的。

只要能生成时钟就ＯＫ：）
现在问题是一个ＦＰＧＡ板没有时钟，很多事情都做不了：）
谢谢大家了！

外接时钟

小编，就算你产生了时钟也是没法使用的啊，稳定的时钟是一切可靠设计的保障，建议小编改板加个晶振吧

   请问这种延时是不稳定还是不确定啊?延时应该只与管子的工艺有关的吧

DDDDDDDDDDDDDDDDDDDDDDDDDD

    综合布线后延时是固定的，但是受温度和电压波动的影响很大。

完全可以的，我以前玩过的，产生100~200MHz时钟没问题的，如果把产生的时钟在输出到FPGA的GCLK管脚上还可以用FPGA内嵌的PLL产生你先要的时钟

有没有关于生成时钟的DC约束的帖子?

以前只是想过，还没试过

用门电路延时频率不太稳定吧