ISE里能将原理图转为verilog文件吗

在Quartus里可以将原理图转为verilog，ISE里有这一个功能吗?现在是想把RTL级的代码转为门级的代码，想说能不能通过原理图来转换，在ISE里可以看到门级的原理图，而且每个门都自动命名了，所以觉得应该有这样一个功能吧，请高手支招啊！

综合以后，看RTL视图。

知道怎么转换了，用DC，可以将RTL代码转为门级代码

可以，直接新建一个.v文件就行了吧。

.v是可以直接用的，无论是功能还是时序

乍一看，还以为是要将电路原理图转成verilog。其实现在很少有人通过原理图来做FPGA设计。