急急急！FPGA无法接收到DSP发出的SRIO包

时间：10-02 整理：3721RD 点击：

先说一下我的实验环境：dsp使用的是c6455，FPGA使用的是xilinx V5，DSP和FPGA的SRIO相关时钟都是125Mhz，配置为1x 3.125Gbps
现在遇到的情况是这样子滴：
fpga向dsp读写都是可行的，但是dsp向fpga发送数据时，FPGA端没有反应啊，这是怎么一回事，连发送doorbell都接受不到?
请各位大侠帮帮忙！

自己顶起先

最好拿chipscope抓一下接收端的信号，可能采样到的信号不对了。可以根据抓到的信号分析和调整输入管脚的时序约束，增加或者减少IOdelay。

FPGA端抓包看了一下信号，target端信号完全没反应啊

上一篇：请教这几种编码，结果有什么不同，因为什么？
下一篇：modelsim 仿真如何看内部的一些reg或者wire的信号啊？

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

FPGA Verilog HDL 设计实例系列连载------交通灯的控制
vHDL语言 t触发器使用ISE自带的仿真激励文件如何写呀！求
关于Rx receiver的问题
转：用fpga 实现图形算法的硬件加速设计有源码
我的FPGA学习步骤
FPGA基础学习笔记--组合逻辑电路-多路选择器与多路分解器