Xilinx 时钟问题 DCM PLL

最经做项目用到PLL 还有DCM  先用DCM，板上验证有问题，然后用Modelsim看DCM输出，结果只有输入没有输出，都检查了，也不知道是什么问题；改用PLL 板上验证通过 同样好奇 想看输出 同样的问题 Modelsim看同样只有输入 没有输出 不知道这是什么情况 前辈们帮忙分析一下。感谢。

先查复位有没有 接反，再看例化是否正确，再进一步看内部连线之类，

DCM的时钟输出一般情况都要让复位有效一下，可以在你的testbench中加入复位再看

DCM/PLL复位时高有效；复位是否搞错了；
再就是TB 去掉 `timescale