用Xilinx12.2与ModelSim仿真时出现的问题

在Xilinx里面编好test文件，打开ModelSim，却出现找不到库的错误：
# do {test_ram1.fdo}
# ** Warning: (vlib-34) Library already exists at "work".
# Model Technology ModelSim SE vcom 6.5c Compiler 2009.08 Aug 27 2009
# -- Loading package standard
# -- Loading package std_logic_1164
# ** Error: ipcore_dir/mul.vhd(41): Library xilinxcorelib not found.
# ** Error: ipcore_dir/mul.vhd(43): VHDL Compiler exiting
# ** Error: D:/modeltech_6.5c/win32/vcom failed.
# Error in macro ./test_ram1.fdo line 23
# D:/modeltech_6.5c/win32/vcom failed.
#     while executing
# "vcom -explicit  -93 "ipcore_dir/mul.vhd""
后来我重新编译了仿真库（选择的是verilog），还是会出现以上错误。
请问有什么解决方法?

很奇怪的一点是，我要验证的那个模块跟mul.vhd一点关系也没有！
昨天下午还是可以正常使用ModelSim的，之后改动了test文件，就不行了。

    建库了吗?

    建了，都重新编译两遍了。本来一直是可以启动ModelSim的，可是不知道怎么回事，忽然就提示找不到库了

    把库重新添加一次。

把改动的部分改回去试试

    怎么加?

    我在项目属性中把“Prefferred Language”先改成其他语言，再改回“Modelsim-SE Verilog”就好了。
    谢谢！