verilog中关于端口声明的一点疑问

在写代码的时候为了避免重复书写在端口module的括号里面做声明比如 module(output reg [4:0] a,input reg [4:0] b)，但是如果在input里面还有一个一位的clk该怎么写?如果放在b后面会不会编译成4位的clk.又或者还有一个线型的2位的 c该怎么写呢?

    原来可以多些借个Input。

简洁的方法不是很清楚，貌似可以多谢几个input,例如module(output reg [4:0] a,input reg [4:0] b，input clk);

inpput 端口后面可以跟reg嘛?

input 哪有reg型的?

1.可以多个input
2.Input是Reg?不太理解

学习一下

位宽相同的，放在一个端口声明后面。