写testbench用什么工具？

拿本书照着例子抄抄，自己再改改...

SystemVerilog is a good tool！

你用的什么工具啊 ?
ise有现成的图形界面的啊！
好像quartus也有的啊 ！

notepad就可以了

工具是指什么?

SystemVerilog是语言，支持它的EDA toolls有哪些?

可以执行你代码的工具就行,比如modelsim vcs等等

编辑用edit就好了,验证modsim

文本就可以。。

最好写成task形式，这样可以重用

我觉得小编应该是刚开始从事验证工作，你的提问也有一些问题，根据我的理解说一下我的看法。
首先如果小编的意思是问有没有工具能够自动的或者半自动的帮你生成testbench，我认为是没有的，如果有验证工程师就不会这么辛苦了，呵呵。
如果小编是用什么语言来写testbench，可以介绍一些。
写testbench的语言可以是verilog， C， systemC， vera，e， systemverilog等
使用verilog编写testbench目前是不被验证工程师所推荐的。因为其抽象等级低，不适合描述复杂的算法，速据生成等，其数据类型也太单调。
C，systemC一般用来编写参考模型等，也可以编写testbench，其中因为C不是描述并行的硬件行为的语言，而且在与verilog仿真时需要pli接口，所以统一性不好。systemC比C会有很多优势。
目前被广大验证工程师所应用的验证语言是 vera， e，和systemverilog。vera，e， 都是HVL（hardware verification language），都支持带约束的随机测试方法，功能覆盖率模型等，都是面向对象的语言，具有很好的可重用性。个人感觉e应该是最早被设计来作验证的语言，其中很多的思想是非常先进的，并被后来的vera 和systemverilog所采用。
systemverilog是目前新的热门语言，其主要分为两个部分，其一是用来进行硬件设计，与verilog很相似。
其二就是用来开发验证环境。我们也看作是将设计和验证的语言进行了统一。结合systemverilog 也提出了VMM验证方法学等（感兴趣的可以去synopsys看一下），这里推荐一个网站http://www.project-veripage.com/sv_front.php。
再一个就是那些工具可以支持用上述语言编写的验证环境。
目前的三大EDA厂商cadence， synopsys， mentor的最新版本仿真器都可以支持上述的语言，象Incisive，vcs， questa等。其中cadence由于收购了verisity从而获得了对e更好的支持，而synopsys是vera和systemverilog的东家，因此vcs对这两个的支持会更好。

记事本可也。

学习一下，呵呵

UltraEdit or VIM?

工具?记事本。

testbench is design by verification language, not tool. You can wirte a testbench with verilog, vhdl, systemc and even c/c++.
nc-sc, vcs, modelsim just a tool with gui, compiler, simulator, waveform-view. There is no difference

谢谢谢谢谢谢
谢谢谢谢谢谢谢谢

只要是文本编辑器就可以吧

我是用ultra写TB, NC＋Debussy仿真调试

ｕｌｔｒａｅｄｉｔ，呵呵

就是要演风清杨的那个人

如果中是源代码，那随便哪一个编辑器就可以的！
如果  要达到交互的作用，我觉得要进入一个工具环境的，一般的EDA工具都提供了这样的功能的！

个人认为工具不是很重要,重要的是经验和方法
tech就好像是普通verilog文件
重要的所有重要情况都测试到

Mentor的Questa，感觉还不错

想问一下synopsys的DC支不支持systemverilog?

能编辑文本的都可以把

TESTBENCH是用来验证你的设计的一个摸快,用VERILOG/VHDL都可以的.跑仿真用MODELSIM,NC就可以

System C,图形编辑的在大规模和自动仿真时会很力不从心的

就用ULTRAEDIT就好了呀，这个好像没有必要用专门的软件吧