怎么样生成门级的verilog代码？

rtl=register transfer level
门级rtl = gate level register transfer level
你不觉得矛盾吗

不好意思，前面表示有误
   是这样的，写了一个veilog代码，很长，希望把代码变成用门级描述的verilog，有什么办法么?

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综合它, dc 要么fpga的也行

谢谢！

   fpga工具综合出来的不都是基于LUT的么?或者有哪一步能选择综合成门级的?