verilog vhdl混合编程

绝大多数的FPGA综合工具允许设计者创建一个包含VHDL和Verilog文件的工程。混合的VHDL和Verilog被限制只用于设计单元例化。一个VHDL设计可以例化一个Verilog模块，一个Verilog模块可以例化一个VHDL实体。
由于VHDL和Verilog有不同的特性，因此在创建包含有VHDL和Verilog混合描述的工程时应该遵循一下的规则：
   区分大小写
   如何在一个Verilog设计内例化一个VHDL设计单元
   如何在一个VHDL设计中例化一个Verilog模块
   允许的数据类型
   如何使用类属和参数

这真是个问题。实验室里大牛用vhdl   小兵都用verilog   这可如何是好

    之前我用的也是VHDL，个人感觉还是用VHDL好一点，写起来比较严谨，verilog那就比较随意一点，看自己吧，也不能说真是谁好谁坏。