请教高手关于时钟约束问题！
时间：10-02
整理：3721RD
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XILINX的工程，有一组AD数据和AD输出的随路时钟，时钟200M，数据是DDR模式，时钟和数据相差1ns。在约束这组源同步数据时用ISE自带的约束编辑器中产生的约束如下：
TIMEGRP "AD12_D" OFFSET = IN 1 ns VALID 2.5 ns BEFORE "AD1_CLKOUTP" RISING;
TIMEGRP "AD12_D" OFFSET = IN 1 ns VALID 2.5 ns BEFORE "AD1_CLKOUTP" FALLING;
但是在编译后报时序错误，说数据建立时间错误。发现数据时钟的延时在FPGA内都超过了采样有效窗口，请问该如何描述约束
Data Path Delay: 5.969ns (Levels of Logic = 1) Clock Path Delay: 2.241ns (Levels of Logic = 1)
TIMEGRP "AD12_D" OFFSET = IN 1 ns VALID 2.5 ns BEFORE "AD1_CLKOUTP" RISING;
TIMEGRP "AD12_D" OFFSET = IN 1 ns VALID 2.5 ns BEFORE "AD1_CLKOUTP" FALLING;
但是在编译后报时序错误，说数据建立时间错误。发现数据时钟的延时在FPGA内都超过了采样有效窗口，请问该如何描述约束
Data Path Delay: 5.969ns (Levels of Logic = 1) Clock Path Delay: 2.241ns (Levels of Logic = 1)
看是否信号放进IOB了呢
信号和时钟都是差分的，都先要进个IBUFDS，延迟太大了时钟只有错开一个周期采下一个数据，请问这该如何用约束表达?
例化Xilinx的IDDR去采，自己直接写的用寄存器采的，放不到IOB里面，就会出现数据时钟delay太大。 至于你说的错开一个时钟周期采下一个数据，，，，没有听说过有这种约束。
一般差分信号都先进iddr做下buffer，尤其是AD信号。
没有这种约束，如果真的要调节，clk过iodelay去调相，或者上mmcm。如果数据上iddr，还有这个问题，那只能说明这个片子本身就太低端。