上电时，CPLD管脚有高电平脉冲输出！？

小弟用EPM7128,最近发现一个问题，就是上电时，CPLD的引脚输出了一个高电平脉冲，之后就变为低电平。程序中该引脚设置的是低电平输出，理论上是不应该输出高电平的，不知道怎么回事。请高手赐教。
听说在Quartus里是可以设定的，有人知道在哪设定么?
我想上电后让它一直输出低电平，该怎么办?

nobody   know?

应该不会啊！怎么有个脉冲呢?学习中。

实际上可能不是高电平，而是程序加载前的高阻态。可以试一下外部弱下垃。

学习了 谢谢

好多都有这个情况，目前没好的办法
FPGA上电加载程序需要一段时间，这段时间主要是FPGA从EEPROM中读配置数据，不同的FPGA及程序的大小不同，加载时间有长有短，但这一段时间FPGA的IO是不受控制的；那么这么一段灰色时段该如何处理我们的控制信号?不知各位大侠有没有这类经验的积累，多多探讨，多谢分享！
: G' i7 ^" o& f& w% H6 f
/ w" r; g2 ^9 Z我在网上看到有同仁这么处理类似的问题：
: D, S！ f, p6 T6 b, r# `      上电时间段内，这些IO口会出现一段时间的小的脉冲信号，而这个小的脉冲信号有的是我们不希望看到的，消除这个脉冲信号的方法是在这些IO上接一个下拉电阻到地；用一个10K的下拉电阻，脉冲还是会有，需要接一个2.2K以下的下拉电阻才能有效的消除这个脉冲信号。' s' V1 {; S7 j4 Z4 U; L% Y
      
: k8 j, r8 o' T( O在上电和配置的过程中，I/O口处于三态状态；sparten6系列的器件有下列描述:- X% n9 A5 @: Y4 s* C' H7 w
    • Signals can be applied to I/O pins before powering the device （支持热插拔）- u' a) J+ G6 C* c, |  \) ^1 k2 D
      • I/O pins are high-impedance (that is, three-stated) before and throughout the
9 O% ]% {" i# \7 l6 R         power-up and configuration processes) Q- `" x8 d$ O: Y/ E% w% |; w
      • There is no current path from the I/O pin back to the voltage supplies