大家看看这个在VHDL中元件申明verilog常数是不是这样做的？

verilog常数: module counter
                                      (
                                        parameter  cnt = 16'hffff
                                       )
在VHDL中进行元件申明： component counter is
                                       generic
                                        (
                                          cnt  : integer := 65535
                                         );
请问这样子做是不是错的?

应该是
module counter
    #(parameter cnt = 16'hffff)
    (input ...
     output ...);
或是
module counter
    (input ...
     output ...);
    parameter cnt = 16'hffff;

    其实我是想知道这样转换是不是正确的，不过你这样也是一种方法，不用映射。