sdf反标不上是什么原因

sdf反标不上是什么原因
要看是verilog还是vhdl，如果是前者，不用自己指定sdf文件，但是sdf文件必须放在。v文件同一目录下，如果是vhdl，。vhd和。sdf文件的位置可以在load的时候指定。

sdf反标不上是什么原因
不是sdf没找到，而是里面的内容。能不能大概说说
后仿真的步骤?不知道是不是在用xilinx ISE产生后
仿真模型时选项没对?

sdf反标不上是什么原因
后仿真也就是在你功能前仿真测试激励基础上增加几句
＂initial : sdf_annotate
  begin
  $sdf_annotate("XXXX.sdf",top_module_name);
  end
＂
然后用Post P&R netlist（即ISE产生的后仿真模型.v文件)替换RTL CODE files运行仿真即可．
至于你说的反标不上，就得具体分析了．
可能是你某个仿真模型不太对?也可能是sdf文件问题?和库相关?等等．．．
你可以把信息贴出来分析分析

我也遇到了相同的问题，testbench，网表文件，sdf，库文件都齐了以后，
检查sdf文件的大约12,13行，如下
12 (CELLTYPE "digital_top_111x")
  13  (INSTANCE digital_top_111x)
里面的digital_top_111x必须和你testbench里，网表里的top模块名一致，记住是模块名，不是实例化名。
我的问题就是这么解决的。

谢谢分享思路！

BA出错一般都是网表和sdf不对应，至于为什么，你可能要看下你的flow里面有什么问题

做个标记，明天看