工程模块替换

工程中有个verilog写的串口，我把verilog改成vhdl后单独测了我写的串口模块可以工作，然后我就把工程中的verilog串口模块替换成我写的vhdl串口模块，加入工程后编译显示我的工程占用的逻辑资源为1，但是没有报错啊，替换为原来的串口就正常了，不知道为什么！求解！

代码都被优化掉了。

    我也知道是被优化掉了，但是不知道怎么处理，如果单独使用这个我写的模块的话是可以工作的，加到工程中便不行了。不知如何处理！

仿真 最简单实用的debug方法

软件中貌似可以进行设置在编译综合时是否进行优化