纠结一天了蛋都碎了。很无耻求作业。大概5分钟能完成就是不会写。

各位大神们。老师坑爹加了本人也笨。纠结一天也完不成systemverilog的作业。所以过来无耻求作业。最基本的东西。
求写一个下图中的code。我们用的软件是modelsim。
求救命。谢谢各位。

ff

邮箱是mikeren1991@Hotmail.com谢谢。实在是纠结的蛋疼菊紧的。

你可以直接回家种地了

魏少军的作业也是这个题

matlab就可以生成代码。

你可以直接回家种地了
agree, I wonder how do you find a job after you graduate ?

    看你这发贴的时间，嗯，还是很用功的，都纠结了这么晚
    祝你成功！

好囧~电路都有了，代码能出不来?

看似简单,但是须注意上下2个 clk,如果都是上延就可能有问题.

有电路图了，在集成环境里面画好，让它自动生成代码就可以啊
用matlab可以自动生成。自己用HDL写也不是很难啊！