希望达人指导“时钟模块”设计，谢谢！
时间：10-02
整理：3721RD
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对于ASIC的时钟模块设计，本人不是非常了解，只知道一二，除了功能需求分频和倍频外，有什么注意的地方，
或者有一些什么规则和建议，希望大家给一些建议！
或者有一些什么规则和建议，希望大家给一些建议！
顶一下，比如clock gate ,clock mux都应该怎么设计?
直接调用lib里面的cell例化吗?
直接例化clock cell。
同意樓上的話
lib里面我找到了clock gating cell，但是clock mux是不是一般没有?
需要自己做?
clock_mux 需要glitch free的。网上能够搜到的！