DDR2 memory在读操作时有pipeline吗？
时间：10-02
整理：3721RD
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DDR2在进行读操作时有pipeline吗?首先想申明一点，就是控制器是不带pipeline现在调试的现象有点奇怪，每次读出的数据总是上一次写入的数据，而不是这次写入的数据。
比如：
for(i=0;i<32;i=i+8)
{
DDR2_WR(i,i);//前面参数是地址，后面是数据
DDR2_RD(i,d);//前面参数是地址，后面是数据
if(d！=i)
D_print("read data is error, expect data is %x,actual data is %x",i,d);
}
最后打印结果是：
read data is error, expect data is 0 ,actual data is FF234567
read data is error, expect data is 8 ,actual data is 0
read data is error, expect data is 10,actual data is 8
read data is error, expect data is 18,actual data is 10
请问有没有大侠遇到这类似问题，谢谢！
比如：
for(i=0;i<32;i=i+8)
{
DDR2_WR(i,i);//前面参数是地址，后面是数据
DDR2_RD(i,d);//前面参数是地址，后面是数据
if(d！=i)
D_print("read data is error, expect data is %x,actual data is %x",i,d);
}
最后打印结果是：
read data is error, expect data is 0 ,actual data is FF234567
read data is error, expect data is 8 ,actual data is 0
read data is error, expect data is 10,actual data is 8
read data is error, expect data is 18,actual data is 10
请问有没有大侠遇到这类似问题，谢谢！
先看看dqs时序有没有问题
谢谢回复，目前从SignalTap看，读写的时序没有什么问题。
而且还有一个奇怪的现象，若我的CL=5的话，那么数据在4个CLOCK之后就出来了
疑惑中。
用DDR2测试程序测过没?去检查一下呢。
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