V5 约束问题

时间：10-02 整理：3721RD 点击：

计划通过V5实现设计原型验证，由于系统比较大，所以内部时钟相当复杂。设计中包含了时钟分频，并且还用到了v5里面的PLL。
其中PLL的输入时钟是通过晶振输入的，并且输入的晶振时钟还作为了系统内部主时钟，但是系统主时钟与PLL输出时钟之间是可以切换的。
对于主时钟，在设计中还进行了分频，2、4、8分频。目前的约束中只是对晶振输入时钟进行了约束，对于2,4,8分频的时钟也指定了与晶
振输入时钟之间的关系。
约束简单的约束了晶振输入时钟的周期，但是综合以后的结果发现，同步时钟域输出的数据不能被同步时钟采样，发现同步输出的数据比一个时钟周期还短，不知道为什么，请指教

发现同步输出的数据比一个时钟周期还短
没有看太懂，你的意思是在一个时钟域CLK1里寄存器输出的值比这个时钟还短?这个数据是以什么形式输出的?寄存器，还是组合逻辑?

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