FPGA 驱动VS8601问题

时间：10-02 整理：3721RD 点击：

最近在做用xilin FPGA驱动VS8601做1000M网络通讯的时候，当把125M的发送时钟，使能信号，4组数据往VS8601发送的时候，1000M网时断时续（接收和发送端表示1000M网的LED闪烁，正常情况应该是长亮，读VS8601内部表示1000M网状态寄存器有时为1，有时为0.），大概间隔几秒钟；而我只把125M时钟和使能往VS8601发送时，在网络的接收端能准确的接收到时钟和使能信号（接收和发送端表示1000M网的LED长亮，读VS8601内部表示1000M网状态寄存器为1）。请问，有人搞过这个吗?为什么回出现这个情况?如果数据和时钟相位没对齐，应该会影响数据的正确性，不应该影响1000M状态寄存器的状态啊?

上一篇：Verilog 高手,能添加 ASCII 数值吗？
下一篇：DC中总是有这样一个warning：cannot read link library file 'your library.db'

FPGA ASIC quartus Xilinx vivado verilog ALTERA CPLD 集成电路相关文章：

栏目分类