异步时钟 综合

异步时钟 综合
不知道我理解对你的问题没有。
每个时钟各自定义，然后对时钟之间的路径用set_false_path来约束，应该就可以了吧。

异步时钟 综合
现在我们就是按照你说的方法做的
不知道这种是不是最优的
我没有试验过

异步时钟 综合
一般就是这样做

学习了！

    你好 ，我想请问下 ，对异步的情况 设置false path 那是不是 就不管他的timing了啊 完全不优化?

设置false path path可以说是一种慢约束，就是对我们设计的路径基本不做优化，但是对于对于异步时钟我的理解就是对每个时钟单独加约束，然后在添加时钟域约束，约束两个时钟是两个不同的时钟域，不知道这样的理解对嘛，我知道FPGA设计用Synplify综合时可以这样在SOPC中添加这样的约束

   异步设计的时序控制只能由设计者自己来控制，综合工具控制不了

set_clock_groups + set_data_check