不处理输入输出数据（内部喂固定数据）的模块如何防止被优化掉？

前期方案评估阶段，不想做FPGA 输入输出接口模块，但这样设计的模块会被ise完全优化掉。
有什么办法使用模块不被优化掉呢?（但内部又需要ise进行优化）。
例如：
module (clk,in,out);
   //内部复杂算法逻辑
  ...
endmodule

如果不实现in数据的逻辑(加速固定喂数据而不是从in输入)，则ise 会把整个模块完全去掉。但前期关键搞算法，不想弄in数据和处理数据的关系。
请问如何办?

输入不一定连到外部管脚的，把输出全部或一下给个管脚即可。

关键是输入数据想内部喂，但目前内部喂固定数据会被优化掉（内部逻辑完全被优化）。比如固定为几个全0，则内部模块逻辑全被优化为按固定0全展开了，就不是想要的逻辑了。

这么偷懒是不行的。用个移位寄存器循环给输入送数据都好啊