FPGA的sigal tap怎么用，求大神

同求：：：：：：：：：：：：：：

建立好项目后：
1. Process菜单下执行Start Analysis & Elaboration，这一步很快。
2. Tools菜单打开SignalTap工具，从SignalTap: Pre-Synthesis搜索添加节点。
3. 保存STP文件，并添加至工程（这一步会有自动提示）。
4. 给采样时钟加个约束：新建“项目名.sdc”文件放在项目根目录下，针对SignalTap加一句约束--如果采样时钟是从PLL出来的，你就写“derive_pll_clocks”，如果采样时钟是从端口（如端口名叫CLK）进来的，你就写”create_clock -p 10 [get_ports CLK]“。针对项目逻辑部分里面用到的时钟，也要类似的加约束。
5. 重编译整个工程。

看一下手册，这个 。很基础~