分频时钟定义（DC综合）
时间：10-02
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现有一个设计，在开始的时候输入一个时钟信号clkin，在一个模块里产生另外一个时钟clkout，这个时钟是先由clkin在每次的hsync上升沿到来时开始对其进行二分频得出clkout1（不是简单的二分频），再进行一个选择，得出最后的输出时钟clkout=parallel?clkin：clkout1。然后用clkout做后面的处理的时钟
请问各位大大，DC综合的时候怎么对clkout进行定义?该如何设置。
没人回，自己先顶一顶
谢谢哈哈
你这样的设计在综合的时候还真的不好设置，你说设置成2 分频吧不对，你就这只clockin， 然后将parallel信号设置一个case_analysis 0