synplify综合时钟约束与ISE

小弟现在遇到一个问题，所需综合的系统中含有相关时钟，也就是有高低频时钟，高频时钟hclk用于AHB总线上的module，低频时钟pclk用于APB总线上的module，pclk是hclk的分频，而且两个时钟域之间有数据交互，那么在synplify综合的的时候就需要指定这两个时钟为相关时钟，否则在跨时钟采样的时候会遇到setup或hold的问题。现在已经在synplify中指定这两个时钟同属于一个clk group，但是在synplify综合完之后，使用ISE生成bit文件时找不到hclk和pclk的信号了，也许是被优化掉了，这种情况下，ISE是不会认为系统中这两个时钟为相关时钟吧?这种情况该怎么处理呢?