关于用alter quartus10.1综合某个设计时遇到的问题
时间：10-02
整理：3721RD
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设计source clk为13MHz。
内部master clk为32分频时钟，作为主控时钟。
设计代码在dc下综合结果面积为0.2mm.
设计在modelsim下作了前仿真，没有任何问题
使用alter quartus 10.1进行综合，遇到问题如下：
1.如果使用signal tap进行观测，会发现某些观测到的信号和示波器的图形完全不相符（肉眼可见差别）。signal tap中的信号使用pre_synthesis进行的。
2.综合后的结果，在进行测试时，发现某些功能无法实现，可能原因是内部状态机跳转时候跳转错误，但是这不属于逻辑问题，因为同样的指令在modelsim下没有错误。
如果使用quartus 8.1版本进行综合，上述问题1不存在。但是问题2需要多次综合后，遇到某一次综合结果才能保证功能全部正确
推断：
1.可能是没有加SDC.但是我认为这个不合理，因为小的设计如果没有加sdc就不存在问题。
2.可能是内部状态机过于冗长：状态机的使用reg为8bit reg，但是只用了155个状态。做过修改，改成3个3bit reg和类似分层的方式设计状态机，但是没有什么效果。
PS：状态机采用一段状态机，next_state和所有控制信号都在一个always里面，因为考虑到用两段，需要在另外一个always里面输入控制型号，感觉在面积上开销大些，故不采用
内部master clk为32分频时钟，作为主控时钟。
设计代码在dc下综合结果面积为0.2mm.
设计在modelsim下作了前仿真，没有任何问题
使用alter quartus 10.1进行综合，遇到问题如下：
1.如果使用signal tap进行观测，会发现某些观测到的信号和示波器的图形完全不相符（肉眼可见差别）。signal tap中的信号使用pre_synthesis进行的。
2.综合后的结果，在进行测试时，发现某些功能无法实现，可能原因是内部状态机跳转时候跳转错误，但是这不属于逻辑问题，因为同样的指令在modelsim下没有错误。
如果使用quartus 8.1版本进行综合，上述问题1不存在。但是问题2需要多次综合后，遇到某一次综合结果才能保证功能全部正确
推断：
1.可能是没有加SDC.但是我认为这个不合理，因为小的设计如果没有加sdc就不存在问题。
2.可能是内部状态机过于冗长：状态机的使用reg为8bit reg，但是只用了155个状态。做过修改，改成3个3bit reg和类似分层的方式设计状态机，但是没有什么效果。
PS：状态机采用一段状态机，next_state和所有控制信号都在一个always里面，因为考虑到用两段，需要在另外一个always里面输入控制型号，感觉在面积上开销大些，故不采用
百分百是没加sdc，hold time挂了。不信你就拿现在已综合的结果，进timequest检查一下时序，看是不是挂了。
那sdc里面应该如何考虑到hold time?因为我的sdc基本是按照dc来的，dc里面是不会考虑到hold的，hold在布局布线来修正。
加cyclone的库么?还是什么?
最近也碰到过状态机不按照实际逻辑跳转的情况，用signaltap抓出来的波形跟RTL实现不一致，跟你这差不多，怀疑还是时序问题导致的。
没有sdc，quartus不知道怎么约束，我很好奇，你没有sdc文件能跑完流程吗
请问下，在dc中做综合时，一般不会考虑hold time violation，值管setup的情况，所以我所得到的sdc主要是针对setup time的情况，那么altera的quartus所使用的sdc可以和dc用的基本一致么，除了语法上可能会有不同，那么hold time的约束需要加入么?
开始的时候
Time Quest方式会有比价多warning
后来用classic time method，没什么问题呀