关于Xilinx全局时钟网络不够用的情况

fanout少的可以不走全局时钟。

一，如上所说，某个FANOUT少的信号用BUFR代替，
二，修改设计，某些模块和其它模块共用时钟，

什么复杂的设计要25个时钟?
一般的设计都是随路时钟+工作时钟。工作时钟可以是个多种分倍频关系。

时钟之间肯定有关系的，主干时钟可以走全局，其它可以由主时钟分频/倍频进行获取

   你好，我的25个时钟都是独立从外面输进来的，25个时钟的fanout都一样大，很大

      你好，我的25个时钟都是独立从外面输进来的，25个时钟的fanout都一样大，很大

       你好，我的25个时钟都是独立从外面输进来的，25个时钟的fanout都一样大，很大

    你的设计太独特了，这么多时钟信号！
实在不行的话，就只能走一半信号网络了，不过可以加紧约束，劲量减小时钟skew

   一半网络信号是什么意思?

我怎么总觉得选芯片有问题，这种特殊设计不应该用S6片子吧

约束位置，使用局部时钟。

使用第二时钟布线资源试试 关键字USELOWSKEWLINES

不知道s6的每个bank是否都有区域时钟，驱动的逻辑不大，可以 选择

居然要25个时钟，你这是处理什么东西啊?如果不是设计问题，这个就属于选型错误了。除非这些是低速时钟，那么不走全局时钟也没事。
自己做约束布clock tree要死的。