求助关于同时使用3个DCM的问题

在设计中由于要用到三个DCM ， 要将第一DCM 的倍频输出 提供给其他两个DCM同时当做时钟输入。  可是布局布线老是出现这样的错误。官网查了下也没有关于这个错误的分析。Place:962 - A DCM / BUFGCTRL clock component pair have been found that are not placed at an optimal DCM / BUFGCTRL site pair. The DCM component <u1/DCM_SP_INST> is locked to site <DCM_X0Y1> and the corresponding BUFGCTRL component <u1/CLK0_BUFG_INST> is locked to site <BUFGMUX_X0Y9>.  
两个DCM的串联使用 我是懂的  一个时钟同时驱动两个dcm我也做得没问题。  先谢谢大家帮忙

一个DCM输出不能FANOUT太多吧

是否将DCM位置锁定了?
应该是可以

两个DCM的串联使用 我是懂的  一个时钟同时驱动两个dcm我也做得没问题?为什么要使用这么多dcm呢?一个dcm不可以搞定么?

DCM的输入应该是专用时钟管脚才行吧?

有调用的例子，中间singal传递时钟

应该是位置约束的问题，DCM和BUFGCTRL的位置有误，用floorplan看一下，尽量使得DCM和BUFGCTRL靠近

xie xie xie xie xie xie

mark，以后碰到这种情况在回来看

见识了，这个问题没考虑过额

不错不错！

没用过，以前用两个DCM，一个vhdl，一个verilog会出问题。

应该是MAP过程中ISE的报错吧 把两个DCM位置约束一下 就没问题了

       后来把第一个的 CLKFX 的输出 改为 BUFG 然后 设置 后面两个DCM 的 CLKIN source 属性为 internal  就可以了。好像是 做了太久不记得 了

一起学习下

好像不好吧，，我觉得你这样会出现timing-error，避免这样使用，用同一个输入时钟，，用三个DCM产生3个clock这样不可以达到你要的结果?

   应该是这样的。