FPGA与DSP数据收发不同步
时间：10-02
整理：3721RD
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每次在FPGA上传DSP数据时，在所发数据的前端或者中断会有一部分乱码传入，很奇怪有请那位高人指点一二?
时序有问题 emif 接口 fpga看做SDRAM 在DSP配置SDRAM时 将建立时间加大
学习学习。学习学习。
是不是跨时钟域了
FPGA的管脚约束，put in iob，这样如果板级连线等长的话，dsp的建立时间满足，基本上就没什么问题。
如果按照上述方法不可行，就需要通过offset out语法，修改FPGA管脚的信号相对于时钟的延时。
收到，谢谢！
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