有关clock_generator的时钟输入问题？
时间：10-02
整理：3721RD
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在工程中使用到了DDR3，系统默认的时钟来源是clock_generator,但是在MHS中的说明是这样：
PORT fpga_0_clk_1_sys_clk_p_pin = CLK_S, DIR = I, SIGIS = CLK, DIFFERENTIAL_POLARITY = P, CLK_FREQ = 200000000
PORT fpga_0_clk_1_sys_clk_n_pin = CLK_S, DIR = I, SIGIS = CLK, DIFFERENTIAL_POLARITY = N, CLK_FREQ = 200000000
CLK_S作为clock_generator的时钟输入，即PORT CLKIN = CLK_S ,为什么两个差分始终引脚可以接到一个信号CLK_S上，系统可以正常编译通过，求解释，谢谢~
PORT fpga_0_clk_1_sys_clk_p_pin = CLK_S, DIR = I, SIGIS = CLK, DIFFERENTIAL_POLARITY = P, CLK_FREQ = 200000000
PORT fpga_0_clk_1_sys_clk_n_pin = CLK_S, DIR = I, SIGIS = CLK, DIFFERENTIAL_POLARITY = N, CLK_FREQ = 200000000
CLK_S作为clock_generator的时钟输入，即PORT CLKIN = CLK_S ,为什么两个差分始终引脚可以接到一个信号CLK_S上，系统可以正常编译通过，求解释，谢谢~
你已经告诉它一个差分对属性是P，一个是N啊，系统自己会处理的。
像这种EXAMPLE性的东西，会用即可，具体如何实现是EDA软件的事，就算是厂商的FAE，也不一定讲得清楚。
在MHS里EDK已经做好了，软件自己可以识别的。
谢谢小编~