关于中间wire型变量声明与否的问题（debussy）

我印象中，中间wire型变量可以不声明的，而且用编译时不报错，但是使用debussy时，他总提示 *Error* failed to find identifier ****
还有一个问题，include的问题，debussy中总是提示找不到include的文件，是不需要include，直接把include的文件加载工程中就行吗?谢谢了

wire变量也是需要声明的吧，不声明仿真应该不会过的；
include的文件可以用+incdir 或者-v

如果模块连线的wire不声明，记得之前玩的VCS，多位宽的wire只会被认为一bit宽。其他版本的verilog和system verilog就不清楚了。所以，最好还是声明了。

单信号 你可以不申明， 工具会给你默认为wire型， 总线的wire必须要申明，不然多位给你默认为单位的，工具有可能会报错， 关于找不到INCLUDE文件， 你把你要INCLUDE的file；路径加载到你VERDI打开的命令后面， 用一个makefile 执行