请问verilog模块连接问题
时间：10-02
整理：3721RD
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两个verilog模块之间，前一个模块的output[15:0]与后一个模块的input[15:0]怎么相连?用线网类型连接可以吗?
同问,可以吗?
中间定义一个线类型
wire [15:0] xxxx;
相同的名字就行了
用线网类型连接
前一個A模組 的output 是 a .
後一個B模組的input 是 b
wire [15:0] c ;
A (.a(c));
B(.b(c));
当然是线网连接了
wire