verilog 生成块
时间：10-02
整理：3721RD
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仿真器会对生成块中的代码进行确立（展平），请问这 展平 具体怎么理解，书上没有介绍，求有经验的人指点啊
编个代码编译一下就知道了，
没有软件啊，所以……
所谓flatten，我的理解就是去掉模块的hierarchy，让它们处在一个大的模块中。
楼上正解，就是相当于模块中有例化的地方会直接代进去，变成一个大模块，整个设计变成同一层
可以保留逻辑关系的flatten
这个是仿真器内部的东西，需要知道吗?