关于组合逻辑环的疑问

组合逻辑的输出 与输入 形成闭环 ，中间没有寄存器

举个最简单的例子,如果一个非门的输出端直接反馈到输入端,那这个非门的输出就会一直处于"01010101......."的振荡状态。

楼上说的只是理论啦，一个非门的一般延时是不能支持直接把输入输出相连就能振荡起来的，时机中确实有类似的例子，不过是奇数个非门串成环，一个太短太极端了

我觉得不仅仅是这些吧?有时候振荡还是需要的嘛，怎么能说避免组合环路就是仅仅避免振荡呢

其实RS触发器也是反馈环的，当输入不当时，出现问题

同意楼上说的！ 不知道大家是否记得数电课本上介绍RS触发器时，举过一个例子，就是使用两个或非门反向连接，从而达到锁存的目的。所以我觉得避免组合逻辑环，应该不是为了避免震荡的吧，再说有时候震荡确实是需要的。

比如你是组合逻辑自己给自己赋值；还有些if，case语句覆盖不全很可能就会综合为组合逻辑LOOP

组合逻辑有回圈就是时序逻辑了，
比如dff，latch的基础都是回圈，
但是如果组合逻辑回圈控制不当就会dead loop，
另外STA的基本观点也是DFF 到 DFF，
如果一团逻辑是回圈，请问STA如何分析。
所以组合逻辑还是不要有回圈。

一个反相器做ring osc，延迟确实太短了，估计振不起来。

l组合环的内在高风险主要是因为：
l（1）依赖于环的传输时延，而传输时延是靠不住的。
l（2）组合环在许多设计工具中引起无穷尽的计算环，大多数工具会打开组合环，然而打开的方式可能各不相同，有些方式会导致与初始设计的原意不符。

正解。

学习了！

设计时避免出现组合逻辑环，利用反馈来锁存信号的确就是组合逻辑环，比如最简单的6管SRAM，但是组合逻辑的设计目标大都不在此。所以，类似于在设计中避免无意识的综合锁存器一样，在设计中也应该避免无意识的生成组合逻辑环。

    会造成仿真工具的死锁。