请问Xilinx ISE能用来产生门级verilog代码吗？
时间：10-02
整理：3721RD
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以前接触过一个UNIX下的综合工具（忘记叫什么了），综合以后你编写的RTL代码就会被转化成门级的verilog代码。
我今天花了一整天下载安装xilinx ise 14.2 从它的官方网站上。
结果不太会用， 跑Synthesize-XST时，有warning，跑translate，map，Place&Route时也是通过的，但是“generate programming file”结果是个大红叉。
于是我又总官网上找了个正确例子来跑“generate programming file”还是大红叉。（估计是我建立project时设置的问题吧?）
我的目的主要就是：看一眼我之前用modelsim开发的代码综合会出错否，而且我想把RTL代码转成gate-level (不layout，也不FPGA)
请大侠帮忙看看，xilinx ise 14.2 webpack有这个功能吗?谢谢
我今天花了一整天下载安装xilinx ise 14.2 从它的官方网站上。
结果不太会用， 跑Synthesize-XST时，有warning，跑translate，map，Place&Route时也是通过的，但是“generate programming file”结果是个大红叉。
于是我又总官网上找了个正确例子来跑“generate programming file”还是大红叉。（估计是我建立project时设置的问题吧?）
我的目的主要就是：看一眼我之前用modelsim开发的代码综合会出错否，而且我想把RTL代码转成gate-level (不layout，也不FPGA)
请大侠帮忙看看，xilinx ise 14.2 webpack有这个功能吗?谢谢
synopsys Design Compiler